verilog生成块有什么特殊的意义吗我觉得generate-endgenerate完全可以用begin-end来代替呀!

来源:学生作业学帮网 编辑:学帮网 时间:2024/05/15 17:54:02

verilog生成块有什么特殊的意义吗
我觉得generate-endgenerate完全可以用begin-end来代替呀!

说白了,就是化繁为简用的,if_else还能用与或非代替呢···
用来简化代码(不是简化电路)效果还是很好的,比如你需要例化几十的模块,这个就很有用了.