关于Verilog always语句的问题比如说always@(a)beginb=a+s;c=a-s;end是不是b和c在之前都要定义为reg型

来源：学生作业学帮网 编辑：学帮网 时间：2024/05/30 14:55:08

关于Verilog always语句的问题
比如说always@(a)begin
b=a+s;
c=a-s;end
是不是b和c在之前都要定义为reg型

是的,在“alaways”模块内被赋值的每一个信号都必须定义成reg型