Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",always @(iSW or temp)begincase(iSW[0]) 'b0:[31:0]temp=[32:1]iSW^'b0; 'b1:[31:0]temp=[32:1]iSW^'b1; default:[31:0]temp=[32:1]iSW;endcaseend错误处代码如上,本
来源:学生学帮网 编辑:学帮网 时间:2024/06/05 13:20:02
Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",
always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上,本人初学者,提问前已经上网找答案半小时了,怎么检查都检查不出来,求指导.
问问题之前能自己先想一下很好.
提示第10行发生了错误,具体是哪一行?
“[32:1]iSW”是什么意思?
这些代码是你自己写的吗?
还有,“'b0”这种写法不对,应该是例如“1'b0”这种格式.
object error
fatal error
Error Port!
connection error
error是什么意思
Error code
error code
error-focused
On Error
Error 500--Internal Server Error
error 1310.error writing to
Error 500--Internal Server Error
什么是mean error和mean squared error?
ERROR during capture ,error code=00000000
ERROR A:19:91
[-1]AR Return Error!
AR Return Error!
AR Return Error!